Logika Sintesis

Dalam elektronik, sintesis logika adalah proses dimana suatu bentuk abstrak dari perilaku sirkuit yangm diinginkan, biasanya mendaftar tingkat perpindahan (RTL), berubah menjadi implementasi desain dalam hal gerbang logika . Contoh umum dari proses ini meliputi sintesis HDL , termasuk VHDL dan Verilog . 

Beberapa alat dapat menghasilkan bitstreams untuk perangkat programmable logic seperti analog PAL atau FPGA , sementara yang lain menargetkan penciptaan Asics . Logika sintesis merupakan salah satu aspek dari desain otomatisasi elektronik .

Sejarah sintesis logika

Akar sintesis logika dapat ditelusuri ke pengobatan logika oleh George Boole (1815-1864), dalam apa yang sekarang disebut aljabar Boolean . Pada tahun 1938, Claude Shannon menunjukkan bahwa aljabar Boolean dua-nilai dapat menggambarkan operasi switching sirkuit. Pada hari-hari awal, desain logika yang terlibat memanipulasi representasi tabel kebenaran sebagai peta Karnaugh . The Karnaugh berbasis peta minimalisasi logika dipandu oleh seperangkat aturan tentang bagaimana entri dalam peta dapat dikombinasikan. Seorang desainer manusia biasanya hanya dapat bekerja dengan peta Karnaugh mengandung sampai 4-6 variabel.

Langkah pertama menuju otomatisasi logika minimisasi adalah pengenalan algoritma Quine-McCluskey yang dapat diterapkan pada komputer. Teknik ini minimisasi tepat disajikan gagasan implicants prima dan mencakup biaya minimum yang akan menjadi landasan dua tingkat minimisasi . Saat ini, jauh lebih efisien Espresso heuristic logika minimizer telah menjadi alat standar untuk operasi ini. Bidang lain penelitian awal dalam minimisasi negara dan encoding dari mesin negara yang terbatas (FSMs), tugas itu adalah kutukan dari desainer. Aplikasi untuk sintesis logika berbaring terutama dalam desain komputer digital. Oleh karena itu, IBM dan Bell Labs memainkan peran penting dalam otomatisasi awal sintesis logika. Evolusi dari logika diskrit komponen untuk programmable logic array (PLAs) mempercepat kebutuhan untuk efisien dua tingkat minimisasi, karena meminimalkan istilah dalam representasi dua tingkat mengurangi daerah di PLA.

Namun, dua-tingkat sirkuit logika yang penting terbatas dalam integrasi yang sangat-skala besar (VLSI) desain, desain paling menggunakan beberapa tingkat logika. Sebagai soal fakta, hampir semua perwakilan sirkuit di RTL atau Perilaku Deskripsi adalah representasi multi-level. Sebuah sistem awal yang digunakan untuk merancang sirkuit bertingkat adalah LSS dari IBM. Dulu transformasi lokal untuk menyederhanakan logika. Bekerja pada LSS dan Yorktown Silicon Compiler memacu cepat kemajuan penelitian di sintesis logika pada 1980-an. Beberapa universitas memberikan kontribusi dengan membuat penelitian mereka tersedia untuk masyarakat, terutama SIS dari University of California, Berkeley , RASP dari University of California, Los Angeles dan BOLD dari University of Colorado, Boulder . Dalam satu dekade, teknologi bermigrasi ke produk sintesis logika komersial yang ditawarkan oleh perusahaan desain otomatisasi elektronik.

Elemen logika

Logika desain adalah langkah dalam siklus desain standar di mana desain fungsional dari sebuah sirkuit elektronik diubah menjadi representasi yang menangkap operasi logika , operasi aritmatika , aliran kontrol , dll keluaran umum dari langkah ini adalah deskripsi RTL . Logika desain umumnya diikuti oleh rangkaian desain langkah. Dalam moderen desain otomatisasi elektronik bagian dari desain logis dapat otomatis menggunakan sintesis tingkat tinggi alat berdasarkan deskripsi perilaku sirkuit. 

Berbagai representasi dari operasi Boolean

Operasi logika biasanya terdiri dari boolean AND, OR, XOR dan operasi NAND, dan merupakan bentuk yang paling dasar dari operasi di sebuah sirkuit elektronik. Operasi aritmatika biasanya diimplementasikan dengan menggunakan operator logika. Sirkuit seperti pengganda biner atau penambah biner adalah contoh operasi biner yang lebih kompleks yang dapat diimplementasikan dengan menggunakan operator logika dasar.

Sintesis tingkat tinggi atau sintesis perilaku

Dengan tujuan meningkatkan produktivitas desainer, upaya penelitian pada sintesis sirkuit tertentu pada tingkat perilaku telah menyebabkan munculnya solusi komersial pada tahun 2004, yang digunakan untuk ASIC kompleks dan desain FPGA. Alat-alat ini secara otomatis mensintesis sirkuit tertentu pada tingkat C ke tingkat transfer register (RTL) spesifikasi, yang dapat digunakan sebagai masukan untuk aliran sintesis gerbang logika-tingkat. Hari ini, sintesis tingkat tinggi, juga dikenal sebagai sintesis ESL dan sintesis perilaku, pada dasarnya mengacu pada sintesis rangkaian dari tingkat tinggi Bahasa seperti ANSI C / C + + atau SystemC dll, sedangkan Sintesis Logika mengacu pada sintesis dari deskripsi struktural atau fungsional untuk RTL.

Multi-level logika minimisasi

Implementasi praktis khas dari fungsi logika memanfaatkan jaringan multi-level elemen logika. Mulai dari deskripsi RTL desain, alat sintesis membangun sebuah bertingkat sesuai jaringan Boolean .

Selanjutnya, jaringan ini dioptimalkan dengan menggunakan beberapa teknik teknologi-independen sebelum optimasi teknologi-dependent dilakukan. Fungsi biaya khas selama optimasi teknologi-independen total literal hitungan representasi faktor dari fungsi logika (yang berkorelasi cukup baik dengan daerah sirkuit).

Akhirnya, optimasi teknologi-dependent mengubah sirkuit teknologi-independen ke jaringan gerbang dalam teknologi tertentu. Perkiraan biaya sederhana akan diganti dengan yang lebih konkrit, perkiraan pelaksanaan-driven selama dan setelah pemetaan teknologi. Pemetaan dibatasi oleh faktor-faktor seperti gerbang yang tersedia (fungsi logika) di perpustakaan teknologi, ukuran drive untuk setiap pintu gerbang, dan penundaan, kekuatan , dan karakteristik daerah masing-masing gerbang.